TSMCはCoPoSを核として、シリコン中間層（Interposer）をガラスに置き換え、CoWoS技術をCoPoSにアップグレードし、パネルレベルパッケージング（Panel-Level Packaging）と組み合わせ、パッケージング技術をより大きなサイズ、より高集積へと推進しています。成度の進化。従来のCoWoSはシリコン中間層を使用してチップとパッケージ基板を接続していましたが、シリコン中間層は大型AIチップ（例：NVIDIA Rubin GPU）において、コストの高さ、低い生産能力、歪みリスクなどの問題に直面しています。

CoPoS の核心的なイノベーションは「円を正方形に変える」ことであり、ガラスまたはサファイア素材の正方形の乗り物を中間層として採用しています。長期的な技術路線から見ると、CoPoSの最終目標は、より高規格のガラス基板を段階的に採用し、既存のシリコン中間層材料を全面的に置き換えることです。

CoPoSはCoWoSの次世代パッケージとして、長期的な代替の傾向が明確で、2028年に量産される見込みです。CoPoSはCoWoSと比較して主な違いは中間層にあり、CoWoSは純シリコンまたはLSI局所シリコン+RDL有機中間層を採用し、シリコン材料上でTSV通孔を介して相互接続を実現します。CoPoSは中間層をガラス材料に置き換え、そしてTGV通孔は相互接続を実現し、中間層外部のμBumpおよびICキャリアボードは変化せず、中間層材料の置換により中間層面積を拡張し、相互接続密度を向上させます。実装のペースにおいて、TSMCはCoWoSの中間層上限を9.5倍から14xreticle sizeに引き上げた後、CoWoSの性能向上余地がさらに広がり、CoPoSの代替の必要性は遅れる可能性があるとtrendforceが報告しています。TSMCは2026年6月にCoPoSの中試ラインを完成させる見込みであり、大規模な量産は2028年以降になる可能性があります。

CoPoS のガラス中間層の優位性は、1）面積サイズが大きいこと、2）信号伝送損失が低いこと、3）CTE係数がシリコンと一致し、柔軟に調整できること、4）TGV通孔密度が高く、相互接続性能の余地が大きいことです。ガラス中間層/キャリアボードの大きな利点は、面積がシリコンウェハよりも大きくなる点にあります。今後の計算チップの性能要求が向上するにつれて、統合されたロジックダイおよびHBMdieの数が徐々に増加し、より大きな面積の中間層が必要となります。また、電気絶縁性と極めて低い誘電損失により、高周波信号伝送過程における信号損失がより低減され、高性能計算におけるデータ伝送の完全性を効果的に確保できます。性能面では、TGVの深幅比は50:1に達し、TSVの10:1を上回ります。期待されるTGVのスルーホール密度もさらに高くなり、同時にガラス材料CTE係数は約3 ppm/°Cで、シリコン材料のCTE係数は約2.6 ppm/°Cです。両材料は基本的に一致しており、シリコン材料は原料の配合比率によりCTE係数を調整することで、熱による反り問題を低減できます。

CoPoSで使用されるガラス基板は応用の拡張性を備えており、主にそのサイズとTGV密度による性能上の優位性、そして低信号損失という利点により、ガラス基板は中間層の代替、ICキャリアボードの代替、RF FOPLPおよびCPOにおいて実装の余地を有しています。CoWoS のシリコン中間層の製造には光マスクを用いてリソグラフィ処理を行う必要があり、そのため面積の大きさは光マスクの接合技術の上限に制限されます。一方、ガラスを中間層として採用し、円形ウェハや光マスクのサイズに縛られません。今後、中間層のスタックチップが増えると、CoPoS は必須の選択肢となる可能性があります。RF と CPO は高周波信号を処理し、信号の完全性および誤り率に対する要求が高いため、ガラスベースの低信号損失という利点は、RF FOPLP パッケージングおよび CPO パッケージングの適用シーンにも適合します。

CoPoSプロセスは本質的にCoWoS（Chip-on-Wafer-on-Substrate）技術の「パネル化」の拡張進化です。そのコアアーキテクチャは、上位層の計算チップ/アクセラレータ/コントローラ、中層のHBMまたはその他のスタックメモリ、下位層のパネル中間層/パネルRDL（有機またはガラスコア）の3つの主要層で構成されています。工程フローの観点から見ると、CoPoSは主にチップファーストパネルの扇出とチップラストパネルの扇出という二つの工程ルートで構成されています。CoWoSプロセスと比較して、CoPoSプロセスはチップボンド、RDLインターコネクト、基板封止のコアプロセスを基盤として、全く新しいガラスパネル製造（TGVプロセス）という重要な工程を導入しました。

1）基板前処理工程

基板の前処理はCoPoSプロセスフローの出発点であり、その品質は後続のすべてのプロセス工程の良率に直接影響します。現在主流の基板材料は、ホウケイ酸ガラスと石英ガラスの二大類があり、前者は優れた熱安定性と機械的強度を有し、後者は純度と誘電性能の面でより際立っています。基板の厚さは通常、100〜700マイクロメートルの範囲であり、具体的な選択は適用シーンにおける機械的強度および相互接続密度の要件に依存します。前処理は主に洗浄、乾燥、表面処理の3つの工程で構成されています。ガラスパネルは精密な洗浄工程を経て、表面の微粒子、有機汚染物質および金属イオンの残留を除去し、後続のTGV成孔および金属化のために清潔な表面条件を創出します。洗浄が完了したら、窒素で乾燥させるか高温で焼成するなどの方法でガラス基板の表面を乾燥させ、湿気が後続の加工に影響しないようにします。表面処理工程は、リソグラフィとエッチングという二つの重要な工程を含みます。ガラス基板の表面にフォトレジストを塗布し、リソグラフィ装置で設計された通孔パターンをフォトレジスト上に露出させ、その後、乾式エッチングまたは湿式エッチング技術を用いて精密加工を行います。

2）コア工程：ガラス通孔（TGV）加工工程

TGV技術は、CoPoSがCoWoSと区別される核心的な新技術であり、ガラスパネル上にマイクロメートル級の通孔（通孔間隔は典型的に100μm、孔径は10〜50μm）を掘削し、パネルの上下表面における垂直電気的相互接続を実現します。TGVプロセスは、レーザー誘導、エッチング、種子層スパッタリング、電鍍充填、化学機械的平坦化、RDL、バンププロセスを通じて3D相互接続を実現します。ガラスは脆性材料に属し、従来の機械ドリリングや乾式エッチングでは孔壁の品質を保証することが困難です。そのため、業界では主に超短パルスレーザーが採用されています。先進的なパッケージング分野のさまざまな用途において、各ウェハには通常、数万個から数百万個のTGVスルーホールを適用し、それらを金属化して必要な導電性を得る必要があります。通孔の製作はTGVプロセスにおいて最も挑戦的な工程の一つであり、レーザードリリングは紫外/超高速レーザーを用いてピコ秒（10−¹²s）またはフェムト秒（10−¹5s）級の超短パルスレーザーを用いてガラス表面に焦点を合わせ、準焼損し、直径5〜50の微細孔を形成します。マイクロメートル、深さと幅の比率が15:1に達する高品質なスルーホール。この工程の技術的難点は、レーザーエネルギーを制御し、ガラスの破裂を防ぐことにあります。レーザーパルスエネルギーは、単回の除去材料量を決定し、ガラスの種類と厚さに応じて正確に調整し、極めて短時間で材料を気化/焼損して通孔を形成します。超短パルスの利点は、熱影響領域が極めて小さい（<1μm）ことであり、ガラスの微細亀裂の発生を防止できます。国際的なサプライヤーはCoherentとIPG Photonicsを主とし、高出力超高速レーザーおよび付随する加工システムを提供しています；国内の大族レーザー（002487）、英诺レーザー、德龙レーザーはすべてTGV専用レーザー装置を展開しています。通孔金属化はTGV技術の核心工程であり、その品質は最終製品の電気性能と信頼性を直接決定します。種子層の堆積は通常、PVD技術を用いて通孔の内壁に50〜200ナノメートルの厚さの金属層を形成します。チタン（Ti）とクロム（Cr）は最も一般的に使用される種子層材料であり、ガラス基板に対して優れた化学親和性を有し、優れた付着力と遮断性能を提供します。導電材料の充填は主に電鍍銅工法を採用しており、これは現在最も成熟しており、コストパフォーマンスが最も高いソリューションです。従来のウェーハ級垂直浸漬電鍍とは異なり、パネル級電鍍は水平輸送方式を採用し、大面積の正方形パネルを電鍍槽に水平に配置し、底部噴射システムにより電鍍液がパネル表面と通孔内壁に均一に接触させ、大面積で均一な銅めっきを実現します。盛美上海は、世界で初めてパネルレベルの水平電鍍装置を導入したメーカーであり、国内の北方華創PVD装置は全シリーズのターゲット材料をカバーしており、先進的なパッケージング分野で大量に供給されています。後処理工程には化学機械研磨（CMP）とアニーリング処理が含まれます。CMPは、表面の余分な銅層を除去し、全体的な平坦化を実現するために使用されます。その鍵は、研磨液の配合とプロセスパラメータがガラス基板の特性と一致することにあります。アニーリング処理は、電鍍工程における内部応力を除去し、銅の結晶粒構造を改善するために使用されます。

3）コア工程：再配線層（RDL）工程

RDLはCoPoS技術が高密度の相互接続を実現する中核であり、RDLの製作は「リソグラフィ→エッチング→電鍍→CMP」という繰り返しのサイクルプロセスであり、RDLの各層を作成するごとに完全なサイクルを経る必要があります。チップと基板間の重要な相互接続層として、RDLはチップのI/O接点を再配置し、信号経路を短縮し、より緊密な電気的接続を提供するだけでなく、RFIC、AI、5G、HPCなどのチップ用途に必要な高速・高周波信号伝送の効率と安定性を向上させます。地域的な相互接続を通じて、RDL技術はパッケージングプロセスを従来のPCBやキャリアボードから、先進的な2.5D・3Dのハイエンドパッケージアーキテクチャへと引き上げることができます。RDLはまずPSPI光刻プロセスを利用し、ウェーハ上に第一層のパッシベーション層（PI-1）のパターンを正確に作成し、次にチタン/銅のスパッタリング堆積を行い、底部金属層（UBM）を形成します。フォトレジストが露出した領域で銅電鍍を行い、RDLの導電層を形成し、電鍍が完了したらフォトレジストを除去します。その後、湿式エッチング技術を用いて不要なUBM層を除去し、RDL電鍍領域の下部にあるUBM層のみを残します。誘電層の堆積は、スピンコートまたは化学気相堆積（CVD）によって絶縁層を形成します。金属化堆積は、物理的気相堆積（PVD）により Ti/Cu 種子層をスパッタリングし、その後電鍍して低インピーダンス配線を形成します。

4）チップのボイングおよびパッケージング工程

チップの実装は、ロジックチップやHBMなどの高帯域幅メモリチップをパネルRDL層に正確に貼り付ける重要な工程であり、精度に対する要求が極めて高いです。結合工程は、一時的な結合と永久結合の二つの段階を含みます。封止工程には、底部充填、プラスチック封止、反り制御、溶接球の形成などの工程が含まれます。底部充填は、底部充填材料（エポキシ材料）を使用して、チップとそのキャリアまたは完成品パッケージ、およびPCB基材との間の隙間を埋めます。プラスチック封止工程は、誘電率が低く、損失が少ない媒体層を採用し、硬化温度は250°C未満で、エポキシ樹脂封止材（EMC）に適合します。パネルレベルのプロセス開発に対応し、大面積成形をサポートします。

5）パッケージングおよびテスト工程

テスト検査はプロセス全体にわたり、AOI自動光学検査、X線検査、電気性能テストなどを含みます。AOI検査は高解像度の産業用カメラとインテリジェント画像処理アルゴリズムを組み合わせ、ICキャリア基板の配線層に対して非接触欠陥を検出し、表面欠陥（ブリッジ、オフセット、欠損等）を自動的に識別します。国際的にはKLAとOnto Innovationが中心であり、国内では中科飛測と精測電子が関連する展開を行っています。